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本文最后更新于 天前,文中部分描述可能已经过时。

数据来源于各IC公众号,详见IC-Navigation。更新于2020.6.27。

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python&打包分享Springer出版社价值40000美元书籍免费下载
生活&python批量获取公众号文章链接
python通过邮件远程控制电脑
生活分享一个PC录屏软件
口罩紧缺,怎么办?原来口罩可以这样“省着用”!
Python切割视频的小工具(脚本)
IC推荐SynopsysTCLlabs
linux批量执行emacsvi内部命令
python&群晖花的“最失败”的一块钱
ICvim自定义关键词高亮
ICDFT简介
Python简易版按键精灵
ICverdi的NPI(API)接口
学习分享英语资源
Python防止电脑休眠
2019年新年计划
Python代替everything的小工具
Python下载酷狗VIP歌曲
聊一聊“中医”
百度网盘去重V2.0版–周年大更新
Python捋一捋windows文件编码
Python使用eyed3库修改mp3标签
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PDF合并拆分软件免费分享
Python合并PDF好难
Python批量保存SolvNet文章
Python脚本刷飞机票
微信一招集齐xx个赞
TCL使用TCL脚本抽取PT所需library列表
Python爬取全公司邮箱列表
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Linux编辑器之神vim
英语背单词的第100天
Linux压缩脚本中的致命bug
Python我是这样写脚本的
Python41套python资源免费分享
PythonPython资源失效的解决方法
UPF学习笔记一
一招搞定所有公众号图文模版(附视频教程)
33套记忆培训视频教程–先收藏了
这是我的三个新年愿望,你的呢?
Python+Scrapy+妹子图
343Gpython视频资源免费分享
userguide+perl
Python百度网盘去重目录小软件
Python小工具
百度网盘文件目录生成器–Python
Python视频资源分享
Python3发送email
Python《使用Scrapy爬虫爬取百度网盘电影资源》
Python环境搭建和豆瓣TOP250列表
Python基础进阶项目和爬虫系列教程源代码PPT
资源合集
DayDayUp《Makefile中shell的用法》
csh之path
从零开始学习微信小程序开发
Perl脚本Usage的三种实现方法,总有一种是你没用过的
使用Perl脚本整理英文文章的词频
Perl解决问题实例1
Perl进制转换
投资72法则
批量重命名文件名

DFT精英

HVM(大批量生产)中的性能测试
半导体生产线工艺的DFT监测办法
扫描测试压缩机制简介(下)
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ATE测试扫盲
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时钟发生单元浅谈
交流零距离—记DFTElite线下讲座
片上存储器大揭秘
西行问答-半导体设计产业西迁思考
DFT论剑之SCANChain基础
扫盲!DFT到底是什么?
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EDA物理设计技术

下一代定制设计SoC对寄生参数提取的新要求
一大堆memory怎么摆,AutoFloorplan解放你的双手
SVF这点事:此地无银三百两理解SVF对我们帮助多多
Formality一问一答
Formality骚操作:路漫漫其修远兮解决Abort的一些策略
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暂停打农药,手戳几下,有礼品,有钱!
乾坤大挪移练到第几层Legalizer的演进史(二)
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学习笔记GRO和GRE
提高TCL脚本运行速度另外一招
加快TCL脚本运行速度的七个习惯
5分钟教你入门ICC2调用PT修leakage
Buffer全被放在channelcorner的边上,怎么办?
不常用,但很有用ICC2寻宝(一)
Power的计算和对lowpower技术的理解
PowerReplay–功耗评估的登云梯
DEBUG时钟数(3)分析latency的强大命令
Debug时钟树(2)时钟树分析窗口
PTHyperscale(3)流程详解
PTHyperscale(2)flow中几个关键技术
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Debug时钟树看log
PT加速runtime的重要一程Hyperscale(1)
Legalizer之二cell挪了多远?
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火热招聘
提高icc2和pt的correlation(2)
来提升效率ICC2GUI高级技巧
提高icc2和pt的correlation(1)
小议Formality常量识别和验证
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给pin打孔时,总是有DRC?
如何控制stdcell的密度?
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一家人不说两家话PrimePowerPowerCalculation:Uniquenetactivity
傻傻分不清楚与routing有关的命令
stdcell的四角恋论placer,legalizer和blockage,bound的关系(下)
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Formality检查电源连接问题
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谁动了我的appoption?
ICC2学而不厌设计很大,PGVIA很多,怎么办?
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Primetime里面的脚本小技巧
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ICC2温故知新-插不上PGVIA怎么办
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ICC2学而不厌-pipelineregister
公众号复活了,敬请期待

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FPGA基础知识极简教程(10)二进制到BCD转换算法
FPGA基础知识极简教程(9)七段数码管显示的Verilog简单设计
FPGA基础知识极简教程(8)详解三态缓冲器
Verilog设计实例(8)按键防抖设计之软件防抖
Verilog设计实例(7)基于Verilog的数字电子钟设计
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FPGAASIC初学者应该学习Verilog还是VHDL?
IC技术圈期刊2020年第06期求职特刊
FPGA基础知识极简教程(6)UART通信与移位寄存器的应用
FPGA基础知识极简教程(4)从FIFO设计讲起之异步FIFO篇
FPGA基础知识极简教程(3)从FIFO设计讲起之同步FIFO篇
FPGAASIC笔试面试题集锦(1)知识点高频复现练习题
FPGA基础知识极简教程(2)抛却软件思维去设计硬件电路
FPGA基础知识极简教程(1)从布尔代数到触发器
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Verilog设计实例(5)详解全类别加法器(二)
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FPGA设计心得(9)基于DDSIP核的任意波形发生器设计
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Verilog设计实例(1)线性反馈移位寄存器(LFSR)
IC基础知识(1)集成电路(IC)简介
半导体基础知识(4):无源,有源和机电组件
半导体基础知识(3):双极结和场效应晶体管(BJT和FET)
半导体基础知识(2):PN结二极管和二极管特性
半导体基础知识(1):材料和器件
FPGA设计心得(6)AuroraIP核例子简析与仿真(framing版)
有重叠与无重叠序列之序列检测与序列产生
谈谈跨时钟域传输问题(CDC)
谈谈Mux与门电路的相互替换(包含实例分析)
有关遗传算法的一个简单入门的例子(java语言实现)
linux命令(1)
用C实现冒泡排序
尝试把上次课学到的英文单词总结下(一)
关于条件编译应用的小例子
银行卡信息录入系统(一)之宏定义的应用
关于栈的简单应用的小例子
用单链表构建学生信息管理系统(一)

FPGA开源工作室

“C66x中文数据手册”拍了拍你
FPGA+DSP的高速AD采集处理开发详解
【中篇】中国存储器:“无心插柳”的战略突围
C66x多核DSP书籍免费领取,50名!
【上篇】荣耀、财阀与政治:存储器战争的阳谋
520快乐
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千兆以太网(4):发送——ODDR原语和Wireshark抓包工具
基于ZYNQ的CameraLink图像采集与边缘检测开发详解
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“ZYNQZ70457100”VS“C6678+K7”
千兆以太网(3):发送——组建以太网心跳包
IC技术圈期刊2020年第四期
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千兆以太网(2):接收——包校验和数据筛选
四十年大戏——光刻机资本局
智能互联,技术抗疫DIGILENT智能互联创新创业设计大赛线上重磅开启!
千兆以太网(1):接收——RGMII协议和IDDR原语
基于FPGA的低延迟实时雷达脉冲压缩处理方法
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嵌入式人工智能远程实验”战疫”平台开放免费账号申请–美国DIGILENT科技+SYTEK共克时艰
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Notepad++编辑器——Verilog代码片段和语法检查
IC技术圈期刊2020年第三期
ZYNQ笔记(0):C语言基础知识复习
Verilog实现偶数、奇数、半整数、分数(小数)分频,画电路图用D触发器实现分频
Verilog实现–序列检测器、自动饮料售卖机
XilinxFloating-PointOperatorIP创建与仿真
XilinxFloating-PointIP
浮点数和定点数的相互转换
浮点数基础
IC技术圈期刊2020年第二期
Arm传奇
由RGB到HSV的转换详解
示波器使用教程
VivadoNon-ProjectMODETclCommands
VivadoTcl脚本编译工程
IC技术圈期刊2020年第一期
昇腾万里,加入主航道!
基于FPGA的直方图拉伸
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基于FPGA的直方图均衡化
本想用Python爬遍知乎,却险些被知乎反杀是什么体验?
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使用Simulink快速搭建视频处理硬件加速仿真平台
MATLABHDLCoder开发环境设置
秋招“笔试经”第六弹:华为硬件逻辑岗
基于FPGA的多级CIC滤波器实现四倍插值
基于FPGA的多级CIC滤波器实现四倍抽取三
秋招“笔试经”第五弹:华为硬件逻辑岗和硬件通用岗
Matlab音频信号的基本处理与分析
秋招“笔试经”第四弹:华为硬件通用岗和硬件逻辑岗
FPGA架构师年薪70W+
秋招“笔试经”第三弹:华为硬件逻辑岗
秋招“笔试经”第二弹:海康威视硬件岗
秋招“笔试经”第一弹:华为硬件逻辑岗
基于haar特征+adboost分类器的人脸检测算法—-haar特征
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高级FPGA设计结构实现和优化
【vivado学习六】Vivado综合
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基于FPGA的图像去雾算法的实现
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【vivado学习五】时序分析
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【vivado约束学习三】时钟网络分析
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QuartusII和NiosII使用时遇到的错误及解决方法总结
基于暗通道先验条件图像去雾算法
FPGA实现图像浮雕效果
Altera的Cyclone系列器件命名
您要的FPGA开发软件都在这里
她发明了可以“喝的饭”,估值已超过10亿美金!从此每天多睡半小时….
Vivado加上VsCode让你的生活更美好
FPGA图像处理基本技巧
FPGA图像处理的前景如何?
音频世界一
我们计划招收300名学员,免费攻读人工智能专业
Ubuntu下Icarus的iverilog+gtkwave的FPGA波形仿真
基于FPGA的多级CIC滤波器实现四倍抽取二
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基于FPGA数字混频器的设计
国产FPGA那家强
RAM初始化的下板验证(Xilinx)
xilinxverilog语法技巧(三)–RAM的初始化
滤波器的分类
基于FPGA低通滤波器的FIR的设计
基于FPGA三种边缘检测算法的演示
xilinxverilog语法技巧
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几何变换–图像裁剪
基于LUT的DDS的设计
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一种MXN维的手写字符识别算法
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音频总线I2S协议
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FPGA自习学院
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F社训练营要开班啦!!!
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一种简单的基于FPGA车牌定位算法的实现
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Zynq-7000人体肤色识别
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Zynq-7000电子相册的实现
Zynq-7000PL端HDMI的显示控制
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IC填坑者联盟你造吗?
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Zynq-7000ARM端MIO的使用
Zynq-7000ARM端helloworld实验
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Ubuntu16.04配置OpenCV3.4.2及基本使用
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XilinxVivado硬件诊断(ila和vio的使用)
基于FPGA的数字识别三
基于FPGA水平垂直投影法(字符分割)的实现
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基于FPGA视频图像水印的实现
基于FPGA形态学开运算、闭运算和梯度的实现
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Zynq-7000开发环境的搭建一
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推开zynq-7000的大门
FPGA图像处理之行缓存(linebuffer)的设计二
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基于FPGA的数字识别的实现二
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基于FPGA的数字识别的实现
基于FPGA的灰度图像处理之幂律(伽马)变化
verilog常用语法二让您的FPGA设计更轻松
文本消息_1522640587
基于FPGA的图像差分处理
基于FPGA的比特平面分层
基于FPGA的二值图像的边界提取算法的实现
基于FPGA的二值图像的膨胀算法的实现
基于ov5640图像采集系统的sobel边缘检测算法的实现
基于FPGA灰度图像的laplacian算子的实现
基于FPGA的二值图像的腐蚀算法的实现
verilog常用语法一让您的FPGA设计更轻松
基于FPGA的灰度图像处理之对数变化
使用matlab生成sine波coe文件
教您使用FPGA来画铅笔画
使用matlab生成sine波mif文件
从数字信号处理架构来对比FPGA,ARM,DSP的优势
基于FPGA的灰度图像处理之反转
基于FPGA的5寸LCD显示屏的显示控制
FPGA仿真篇-使用脚本命令来加速仿真二
FPGA仿真篇-使用脚本命令来加速仿真一
基于FPGA灰度图像高斯滤波算法的实现
基于FPGA的灰度图像均值滤波算法的实现
从赛灵思FPGA设计流程看懂FPGA设计
基于MATLAB图像处理的中值滤波、均值滤波以及高斯滤波的实现与对比
基于FPGA的中值滤波算法的实现
从XilinxKintex-7认识FPGA
基于MATLAB边缘检测算子的实现
FPGA图像处理之边缘检测算法的实现
FPGA开发实用小工具
FPGA图像处理之rgbtogray算法的实现
MATLAB资源分享
基于FPGA的图像显示
FPGA图像处理之高斯滤波仿真篇
FPGA图像处理之高斯滤波算法理论篇
基于MATLAB的人脸识别算法的研究
基于matlab的图像中心差分处理
MATLAB之微分处理图像前向差分
Matlab图像处理之均值滤波
图像处理之RGB转Ycbcrorgray
FPGA的图像处理算法

FPGA技术联盟

FPGA入门系列13–异步串口通信
FPGA入门系列12–RAM的使用1
FPGA入门系列11–数码管
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FPGA入门系列12–RAM的使用
Vivado使用误区与进阶系列(九)读懂用好TimingReport
华鑫股份招聘信息
FPGA入门系列10–按键消抖
Vivado使用误区与进阶系列(七)用Tcl定制Vivado设计实现流程
FPGA入门系列9–状态机及do文件
Vivado使用误区与进阶系列(六)Tcl在Vivado中的应用
FPGA入门系列8–Top_Down设计
Vivado使用误区与进阶系列(五)XDC约束技巧之IO篇(下)
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FPGA入门系列6–判断语句
FPGA入门系列5–运算符号
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FPGA技术联盟送福利啦!!!-你想要的软件都在这里。
Xilinx面向网络和云加速推出的新产品–VersalPremium
Vivado使用误区与进阶系列(四)XDC约束技巧之IO篇(上)
3分钟快速认识Zynq开发
Vivado使用误区与进阶系列(三)XDC约束技巧之CDC篇
北京和熵通信公司招聘简介
FPGA入门系列4–赋值语句
Vivado使用误区与进阶系列(二)XDC约束技巧之时钟篇
Vivado使用误区与进阶系列(一)十分钟教会你UltraFast(2)
FPGA入门系列3–wire与reg
Vivado使用误区与进阶系列(一)十分钟教会你UltraFast(1)
简约而不简单的DO文件–Modelsim的TCL应用
FPGA入门系列2–仿真验证
FPGA配置方式
FPGA入门系列1–模块书写&电路综合
基于FPGA的CORDIC算法求解角度正余弦
Testbench编写是如此的简单(Verilog)
FPGA中的上拉下拉电阻以及开漏推挽输出电路
资深FPGA工程师讲给初学者的肺腑之言
基于FPGA硬件设计DDS的跳频信号产生系统
鼠年大吉,给您拜年啦!
值得收藏的FPGA硬件PCB布局小技巧(AD)
1553B总线学习(一)
带你走进Vitis人工智能平台-1
FPGA在AI应用中的优势
TimequestTimingAnalyzer时序分析
Verilog实现VGA通信的驱动
详解普通时序系统数据传输过程
FPGA供电分析
FPGA中的多时钟设计策略
FPGA管脚分配的那些事儿,你都知道吗
FPGA设计规范之Verilog编码规范
热烈庆祝中华人民共和国成立70周年
5分钟教你真正实现任意分频
vivado约束之时钟路径分析
Google发布了超强人工智能,人类或迎来史上最惨失业潮…
ZYNQ中断体系
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带你踏上FPGA&图像处理之路
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深度解析FPGA市场现状和发展机遇
PCIe迎来新时代——PCIe6.0标准公布
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ZYNQ开发(四)DMA配置
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[招聘启事]苏州振旺光电–FPGA工程师招聘
ZYNQ开发(二)GPIO配置
【研讨会交流】2019芯园FPGA技术研讨会
zynq开发(一)新建工程
Zynq之uart软件配置
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2019年FPGA技术联盟实习成员招募
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从小白到FPGA达人的天路历程
CycloneVSERDES仿真
modelsim中代码覆盖率使用详解
ALTERA28nm器件Transceiver重配置IP的Stremer模式介绍
Debussy软件简介及仿真教程
毕业季,说说简历的那点儿事儿
增量编译(IncrementalCompile)提高Vivado编译效率
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ModelSim仿真实例入门之(三)–时序仿真
ModelSim仿真软件介绍(二)
ModelSim仿真软件介绍(一)
京信通信诚招FPGA工程师
航空总线1553B接口设计
华鑫股份诚招FPGA工程师
Intime在军事航空项目中大放异彩
Xilinx助力人工智能新型领域的应用
FPGA设计中常见的30个基本概念详细【一】
人工智能新兴应用通过带可配置加速的片上系统器件来满足日益严格的性能和效率需求
【免费提供】FPGA招聘平台
FPGA高速接口之PCIe
人工智能就是统计学——你怎么理解?
FPGA数字信号处理(二)数字混频
【FPGA信号处理一】5分钟学会FIR滤波器设计
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Vivado约束技巧——XDC时钟约束
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FPGA电源设计指南
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RFSoCZCU111评估套件上线啦!
JESD204B接口时钟设计案例介绍
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西安2018MATLABSimulink技术研讨会
一文读懂ACAP(自适应计算加速平台)
编写可综合的FPGA代码经验总结(二)
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赛灵思全面解读—-FPGA老牌玩家如何从强敌环伺中走出自己的路
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[科技前沿]硅谷教父凯文·凯利谈未来科技趋势
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机器学习终将改变FPGA设计–Plunify新款神奇Kabuto
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FPGA自习室

帧差法的FPGA实现原理
关于复位电路的设计的思考
谱数光电紧急研发体温异常检测热像仪
FIFO阈值设置及深度计算原理
如何构建知识体系
基于FPGA的图像光斑跟踪定位
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【WT1.6】跟随Janick从验证角度看设计重用(IP)
【WT2.0.1】番外篇:验证技术投票结果分析(下)
【WT2.0.0】番外篇:验证技术投票结果分析(上)
【WT1.5】难道除了互相伤害,设计团队就不能为我们做些什么?
【WT2.3】关于仿真的一些概念,你可能不知道
【WT2.2.0】番外篇:你听说过代码检查的YLN现象吗?
【调查】你的项目团队在RTL阶段会用到哪些验证技术
【WT1.4.1】番外篇:灰盒验证的武林秘籍原来是它
【WT2.2】代码Review,让我们相互伤害吧
【WT2.1.0】番外篇:Lint和他的小伙伴们
【WT1.4.0】关于白盒验证:弱小和无知不是生存的障碍,傲慢才是
【WT2.1】关于Lint,新手必看,老鸟请飞过
【WT1.4】所有人都知道的三个盒子,Janick关注的是怎么用它们
【WT1.3】关于形式验证,你所不知道的
重看WritingTestbenches小调查
【WT1.1】Janick处理“人为因素”的三个预防&纠正措施
【WT1.0】“验什么”是一个重要的问题
【WT0.0】番外篇:魁北克大桥是怎么倒掉的
【WT0】重读《WritingTestbenchesusingSystemVerilog》
连接脚本环境的桥梁uvm_cmdline_processor
对于让验证平台加速的一点困惑
形式验证-除恶务尽还是关门放狗
如何建立仅上传的单方向FTP服务
文本消息_1470696742
小白骑骆驼PK中文乱码
一篇文章讲清楚寄存器属性及应用
仿真器的“同时”进程处理
【投票调查】您日常使用的版本管理工具是什么?
那些比资本主义还虚伪的日子
如果你的照片拍的不够好,那是因为你靠的不够近(一)
硬件迭代开发的运作模型
W爱验证——回归验证
像存储器厂商学习写存储模型
做个每天坚持不到60秒的瘦子
W爱验证——异常用例
我执行了10万条用例,为什么没有一个好的考评?
文本消息_1466586041
你的验证团队也是一个头脑特工队吗?
W爱面试——名词解释.png
多芯片联合仿真的库文件重复问题
文本消息_1465299098
你居然是这样的人!
W爱面试——冒烟测试
item(transaction)设计(第五课)-随机
item(transaction)设计(第四课)-函数
设计验证平台的心理准备
item(transaction)设计(第三课)-信息量
item(transaction)设计(第二课)-颗粒度
item(transaction)设计(第一课)
如何像切西瓜一样梳理driver(发送bfm)时序
有了UVM,还需要熟悉的SV语法——打印篇
文本消息_1462921645
熟悉了Shell,还应该学Makefile吗?
采样不稳定,这个坑怎么填?
提高工作效率的一些小技巧
流量模型的验证方法(第四期)
流量模型的验证方法(第三期)
流量模型的验证方法(第二期)
流量模型的验证方法(第一期)
我的地盘我做主,大家的地盘怎么办
如何规划验证平台的目录结构
验证工作不受重视,怎么破?
“结硬寨,打呆仗”的理论分析
IPO大法实战注意事项
验证工程师的“升迁”之路
设计人员更新了代码,可是我却不知道
基于通过准则的monitor、断言设计
验证工程师学习的“边界”在哪里?
了解uvm_reg_field的意义
勘误,关于+incdir
最简“资源池”建模
monitor设计方法
仿真验证的“无功之过”
旗语(semaphore)在UVM中的应用
UVM-1.2ReleaseNote信息说明
从“打字员受贿400余万元”谈流量控制
uvm_event的trigger函数到底做了什么
UVM-1.2更新补遗
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设计driver的第三步:时序生成
你如何处理仿真产生的临时库文件?
设计driver的第二步:推拉结构
验证团队怎样“三省吾身”?
UVM-1.2到底更新了什么?(最后一期)
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IPO大法第六课,Output
一步步设计interface
UVM-1.2到底更新了什么?(第四期)
IPO大法第五课,P的六大方法
UVM-1.2到底更新了什么?(第三期)
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时间的朋友——写给和我一样的IC验证工程师
【转自南方周末】【2012年新年献辞】像一束光簇拥另一束光
【转自南方周末】【2016年新年献词】在巨变的时代相依前行
UVM-1.2到底更新了什么?(第二期)
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圣诞节,别忘了打包
UVM-1.2到底更新了什么?(第一期)
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可以这样打印item,你知道吗?
使用UVM-1.2版本的准备工作
验证工程师为什么要面向对象
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那些容易似是而非的RTL验证仿真参数(irun)
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Jian的ATE学习手记

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OpenFPGA

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利用IBERT进行GTX信号眼图测试
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基于原语的千兆以太网RGMII接口设计
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给女生的礼物,你送了嘛?
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PetascaleAI芯片Vathys:靠谱项目?清奇脑洞?还是放卫星?
七分钟片段:Slaughterbots
Groq把AI芯片的性能推向新高
给DNN处理器跑个分-BenchIP
给DNN处理器跑个分-指标篇
给DNN处理器跑个分-设计篇
文本消息_1508923800
梳理一下我的文章
通过DARPA项目看看芯片世界的“远方”-自动化工具和开源硬件
通过DARPA项目看看芯片世界的“远方”-Architectures
Hot(AI)Chips2017
文本消息_1503839752
DeepLearning的IR“之争”
文本消息_1502703000
ProcessorsforAIaList
AI+5G=高通的未来汽车之道
解密又一个xPU:Graphcore的IPU
文本消息_1500552401
文本消息_1499867100
DeepLearningHardware-我的文章
智慧云中的FPGA
中国初创公司在AI芯片(IP)领域的机会
追求极限性能的芯片设计方法(四)
追求极限性能的芯片设计方法(三)
追求极限性能的芯片设计方法(二)
追求极限性能的芯片设计方法(一)
AI芯片架构的争论真有意义吗?
从Nvidia开源深度学习加速器说起
自己动手设计专用处理器!
NvidiaVolta-架构看点
文本消息_1494333930
神经网络DSP核的一桌麻将终于凑齐了
超人类AI真会接管未来吗?
AI会给芯片设计带来什么?
文本消息_1493089655
如何做神经网络处理器的需求分析?
文本消息_1492678955
你会信任驾驶座上的AI吗?
文本消息_1492311520
脉动阵列-因GoogleTPU获得新生
深度神经网络的模型·硬件联合优化
Google的神经网络处理器专利
GoogleTPU揭密
一张图看看人工智能各大“门派”
高通的HexagonDSP
阶段总结和节目预告
Cadence(Tensilica)的可定制处理器
专用处理器设计方法&工具
文本消息_1490319130
处理器IP厂商的机器学习方案-CEVA
处理器IP厂商的机器学习方案-ARM
处理器IP厂商的机器学习方案-背景
十年前写的书和五年前计划写的书
当我们设计一个专用处理器的时候我们在干什么?(风险)
当我们设计一个专用处理器的时候我们在干什么?(设计方法&工具)
初创公司在人工智能芯片(IP)领域的机会
ISSCC2017Deep-LearningProcessors导读文章汇总
Edge2017年度问题选读(1)
当我们设计一个专用处理器的时候我们在干什么?(微结构)
当我们设计一个专用处理器的时候我们在干什么?(指令集)
当我们设计一个专用处理器的时候我们在干什么?(上)
武器AI宣传机的兴起
嵌入式机器学习处理器的技术挑战和机会
ISSCC2017Deep-LearningProcessors文章学习(总结)
ISSCC2017Deep-LearningProcessors文章学习(七)
WHATDOYOUTHINKABOUTMACHINESTHATTHINK
机器翻译小测试
分析一下MIT的智能语音识别芯片
ISSCC2017Deep-LearningProcessors文章学习(五)
智能边缘计算里的Always-on
ISSCC2017Deep-LearningProcessors文章学习(四)
ISSCC2017Deep-LearningProcessors文章学习(三)
ISSCC2017Deep-LearningProcessors文章学习(二)
ISSCC2017Deep-LearningProcessors文章学习(一)
上帝视角如何抉择
读托克维尔的《论美国的民主》
朱光潜《谈美》提要
没有答案才是自由之境
测试

Zechen的小本本

使用Python处理Word文档
PythonGUI编程之tkinter(一)
Python如何使用Python操作Excel(二)
杂说假期回家为什么会感到不适应,不开心,不舒服?
Python使用Python操作Excel文档(一)
工具篇使用you-get保存你喜欢的视频
工具篇Python虚拟环境的搭建与管理【virtualenvvirtualenv-wrapper】
文本消息_1559477938
都是程序员,凭什么他能站在鄙视链的顶端?
与虚拟机交互文件的3种方式
致读者Andy:关于初学者学习Python需要注意的问题!
荐号听说本文很赞!
“写在来到上海一周年,久违的大更新!”
论书《Python基础教程(第二版)》
故事讲讲真实程序员的故事,不励志,但是很真实!
荐号优秀的编程圈子
思考“你能为读者提供什么?”这是我这段时间以来的一点思考
“5月内容整理,一文了解5月文章精华”
PythonDebugger和pdb,鸡肋否?
工具篇“X系列软件的替代方案”
Python整理一些模块,不用也能拿来吹
工具篇“手把手教你搭建一个全能的学习环境(包括但不限于Python)”
Python“简易清单(EasyBill)增强版”
PythonTimeMarker时间标签(附详细注释)
Python“万年历——日期查询”
Python写了个钟
Python“一个简单的清单软件easybill”
荐号当你对编程感到迷茫时
Python“当包管理器不能帮你安装pip时怎么办?”
“五月即将开始,四月都做了点啥呢?”
Python6大数据类型方法归纳总结(下)
Python6大数据类型方法归纳总结(中)
Python6大数据类型方法归纳总结(上)
Python“Python太火,我都不敢不把这些告诉你”
PythonPython命令行参数学习
“关于读书,你该知道的真相”
Linux像Windows一样,复制移动重命名等操作
文本消息_1524490099
“我为什么要写这篇文章”
Python“极简入门教程”
Linux从windows来到Linux,目录操作
读书三本书十五句话
Linux“搭建verilog学习环境”
Linux从自助开始
Linux26条Shell常用命令(面向小白)
清明你的法定假日~
“聊一聊Linux的工作环境”
“说说古诗词”“百无一用是书生”
“不可不学是编程,不可不用是git”github篇
寒门研究生不堪承受精神压迫,跳楼自杀……
Linux下与github建立ssh连接
“不可不学是编程,不可不用是git”git篇
干货“Java学习资料450G”
“推荐给新手的几个编程酷站,最后一个最骚包!”
每天背首古诗词《春日》朱熹
干货“免费领取Python资源(含AI部分)”
“Ubuntu16.04桌面版使用体验报告”
“你有多久没有读完一本书了?”
文本消息_1521813519
干货“免费领取CC++学习资源65G~”
“你的情绪为何总被他人左右?”
“看书还有用吗?”

ZYNQ

想进大厂?70道数字IC设计面试经典题送给你(附答案)
值得收藏的常见数字IC、FPGA工程师面试题(附答案)
白嫖一块米联客MA704FAXILINXFPGA开发板
推荐一款命令行利器WindowsTerminal(附安装教程,自定义超炫界面)
实用技能完全免费的作图工具—draw.io
安利一款开源OCR工具,可快速提取截屏文字!
半导体芯片行业的投资思考
XilinxSDK简介
FPGA构建环境可以实现自动化?
【开发必看】一文了解Xilinx的“全局”
如何使用Xilinx文档导航
FPGA基础知识及其工作原理
零基础入门FPGA,如何学习?
XilinxFPGA上的单源SYCLC++
Linux设备驱动程序简介-第2部分平台和字符驱动程序
基于ZYNQ的机器视觉应用实例
使用XilinxSDK在5分钟内创建HelloWorld
文本消息_1589038860
Linux用户空间器件驱动
这样下载Xilinx文件,又快,又可靠
面向Zynq的ZedBoard简介
易灵思FPGA特种兵实战教程
XilinxSDK系统性能工具简介
Xilinx发布2020财年财报,全年营收增长3%
了解如何使用XilinxSDK创建Linux应用
使用SDK调试U-Boot
如何使用XSCT进行开发和调试
SDK2015.1的最新信息
SDK2015.3的最新信息
嵌入式软件与工具2019.1的最新信息
ZynqIO重点
限人加群ZYNQFPGA学习交流
Vitis统一软件平台介绍
2018.3最新内容-嵌入式软件与工具
为什么使用Zynq
Zynq7000关于嵌入式的视频,都在这里了
Xilinx和Topic医疗开发平台
Topic推出基于Zynq的新产品并展示医疗解决方案
Xilinx参与ARMTechCon主题嵌入式系统
Xilinx在嵌入式世界模拟设备公司
ZYNQ开发板推荐
为Zynq-7000AP定制BSP
Xilinx参加嵌入式世界主题嵌入式系统
XilinxatEmbeddedWorldARM
Xilinx参加世界嵌入式Mathworks
Xilinx参加嵌入式世界国家仪器
嵌入式视觉与工业物联网集锦
ZYNQ资料推荐
ZYNQ开发工具
Xilinx嵌入式软件堆栈
Vitis加速库
VitisAI
UltraFast嵌入式方法清单清单
WindowsEmbeddedCompact7简介
Zynq-7000参展EmbeddedWorld
初学者对ZYNQ的一些疑惑和BlackGold板入门视频
Zynq开发工具概述
VivadoDesignSuite安装简介
SDSoC开发环境(中文字幕)演示
SDAccel开发环境介绍
Vitis统一软件平台简介
官方HLS视频教程汇总
06_PS的脉动定时器中断ps_timer
07_来自PL的按键中断ps_axi_key
08_自定义IP呼吸灯pwm_led
10_vdma视频入门第一步hdmi_out
11_zynq程序固化烧写
12_虚拟机安装使用ubuntu系统
文本消息_1586072945
01_Windows下安装vivado
02_Vivado初体验Led工程
03_HDMI输出测试
04_PS初体验ps_hello
05_PS和PL的简单结合ps_axi_led
【HLS视频教程17】FOR循环优化—数据流
【HLS视频教程18】FOR循环优化—嵌套的FOR循环
【HLS视频教程19】FOR循环优化—其他优化方法
【HLS视频教程20】数组优化—数组分割
【HLS视频教程21】数组优化—数组映射和重组
【HLS视频教程22】数组优化-其他优化方法
【HLS视频教程23】VivadoHLS函数层面的优化
【HLS视频教程24】案例分析
【HLS视频教程9】VivadoHLS下CC++测试平台的基本架构
【HLS视频教程10】描述高效的C测试平台-测试激励
【HLS视频教程11】描述高效的C测试平台-输出监测与格式控制
【HLS视频教程12】接口综合—基本介绍
【HLS视频教程13】接口综合-对数组的处理
【HLS视频教程14】接口综合-其他案例演示
【HLS视频教程15】for循环优化—基本性能指标
【HLS视频教程16】for循环优化—循环合并
【HLS视频教程1】软件工程师该怎么了解FPGA架构?
【HLS视频教程2】HLS工作机制
【HLS视频教程3】VivadoHLS设计流程介绍
【HLS视频教程4】VivadoHLS设计流程–实例演示
【HLS视频教程5】如何处理任意精度的数据类型
【HLS视频教程6】数据类型的转换
【HLS视频教程7】了解HLS中的复合数据类型
【HLS视频教程8】VivadoHLS中的C++基本运算
疫情结束后,第一个想见的就是你
拒绝“丧偶式教育”,智慧扶持丈夫的父亲角色
没有条件生二胎,独生子女家庭该怎么办?
前言

不忘出芯

A013:没有银弹,没有圣杯
A012:拧螺丝的技能
技术日新月异职场人来人往欢迎关注IC技术圈一起加油奥利给
A011:今天你加班吗?
A010芯片产品定义
687天,952人要不要解散?再等一周吧6月1日,1000人?或者给自己一个偷懒的机会……
一个人走得快一群人走得远欢迎关注IC技术圈一起加油奥利给
A009:构建系统化的IC知识体系
A008扯淡:时间管理
A007漫谈:芯片全流程
A006好为人师:聊聊IC入门学习
A005模块设计流程(4)
A004-愚人节特刊
A003-模块设计流程(3)
A002-模块设计流程(2)
A001-模块设计流程
玩法说明:付费阅读
小号2周年,10点总结
中年男人的梦想:养鸡,种树,花呗
文档:沟通的工具(3)
文档:沟通的工具(2)
文档:沟通的工具
文档:扯淡的法门
【一起学Verilog】2020年第二期活动
如何拆分包含多个module的Verilog文件
抽象,抽大象
老司机带你飞:玩好Verilog的7种常见姿势
学习Verilog的三个阶段
无剑
怼怂
卧槽,大神
来,一起扯淡呗
【不忘出芯的朋友圈】2019合集
有钱没钱,回家过年
【资料分享】芯片复位问题整理(30页pdf)
【一起学Verilog】2020年第一期活动
【资料分享】Verilog99题合集(105页pdf)
【致敬同行】那些值得关注的IC公众号
告别2019:说出你的新年愿望,让世界听到你的声音
【不忘出芯】展望2020
2019总结:减肥尚未成功,创业还差一口锅,从周期性996过度到了不定期7x24
这是一篇广告,请不要点开
文本消息_1574767035
如何系统地了解一个行业?
工程师的甩锅艺术
昨天,删除了800多GB的专业资料
看了ICCAD的报告,一起来谈谈钱
【非官方发布】ICCAD2019参观指南
程序员创业,就差一口锅了
美女,鼓励师
鸡鸭鹅兔,王中王
煎饼头条观察
重磅!阿诗玛官方辟谣
抢购
众筹
太南了
跨界,加盟
月入三万在煎饼圈什么水平?
梨花酱,品味1024
咦呦喂,阿诗玛,断供
浆糊,艺术
真香,只有一个
今天的云,好漂亮
唉,这样也行
请仔细阅读使用手册
欠债,还钱,理想,主义
食堂伙食差,会影响ic工程师的职业发展吗?
基于项目的知识管理,面向产品的技能学习
【砖坑水】文章合集201910
建议征集中,期待你的参与
【砖坑水】书不可以乱读,代码可以随便看吗?
【IC求职交流】编程语言之争:C语言过时了吗?
【IC求职交流】IC工程师的技能树
【IC求职交流】横有多长,竖有多深?
伟大的祖国,生日快乐!
IC自媒体访谈:硅农
一片寒光照铁衣,八百标兵奔北坡
【IC求职交流】想找一份什么样的工作?
【IC求职交流】2019年还剩100天
IC自媒体访谈:阿辉说
【IC求职交流】搬砖,挖坑,潜水
【IC求职交流】人丑就要早睡早起多读书
【IC求职交流】技术的有效期
【IC求职交流】职业规划,计划赶不上变化?
【IC求职交流】性格测试,看看面相?
【IC求职交流】做芯片能赚多少钱?
【IC求职交流】面试题汇总01
芯片1999大战拉斯维加斯
芯片简史,造芯往事
看看工程师们都聊啥?看看猎头们都聊啥!
【一起学Verilog】没啥写的了,去读代码吧
【一起学Verilog】109e203_soc_top
【故事14】你有时间捡史吗?
【一起学Verilog】108代码风格
【一起学Verilog】107Verilog的参数化设计
【一起学Verilog】106使用assign描述组合逻辑
【一起学Verilog】105怎样写一个DFF模块
【一起学Verilog】104东一榔头,西一棒槌
【一起学Verilog】103搭建Linux开发环境
【一起学Verilog】102从fork开始
【一起学Verilog】101资料很多,从何入手
【一起学Verilog】TalkIsChip
【一起学Verilog】099回顾与展望
【一起学Veirlog】098APBI2C
【一起学Verilog】097Verilog相关工具
【一起学Verilog】096DMA控制器
【一起学Verilog】095AXISRAM
【一起学Verilog】094AHBSRAM
【一起学Verilog】093APB-SRAM
【一起学Verilog】092排序
【一起学Verilog】091MaxPooling
【一起学Verilog】090Sigmoid
【一起学Verilog】089ReLU
【一起学Verilog】088多路乘加(MAC)
【一起学Verilog】087图像二维滤波器
【一起学Verilog】086imagelinebuffer
【一起学Verilog】085RoundRobinArbiter
【一起学Verilog】084正弦波发生器
【一起学Verilog】083log2(x)
【一起学Verilog】082平方根
【一起学Verilog】081除法器
【一起学Verilog】080CAM
【一起学Verilog】079barrelshifter
【一起学Verilog】078超前进位加法器
【一起学Verilog】077Booth乘法器
【一起学Verilog】076半精度浮点数乘法
【一起学Verilog】075浮点数加法
【一起学Verilog】074双精度浮点数
【一起学Verilog】073单精度浮点数
【一起学Verilog】072复数乘法器
【一起学Verilog】071multicyclepath
【一起学Verilog】070setuphold
【一起学Verilog】069寄存器配置接口
【一起学Verilog】068握手协议的时序问题
【一起学Verilog】067握手协议的气泡
【一起学Verilog】066N-to-1握手协议
【一起学Verilog】0651-to-N握手协议
【一起学Verilog】064上采样握手协议
【一起学Verilog】063下采样握手协议
【一起学Verilog】062握手协议
【一起学Verilog】061FIFO深度计算
【一起学Verilog】060格雷码设计
【一起学Verilog】059异步FIFO
【一起学Verilog】058同步FIFO
【一起学Verilog】057单脉冲跨时钟域传递
【一起学Verilog】056PWM
【一起学Verilog】055按键防抖
【一起学Verilog】054环形计数器
【一起学Verilog】053Johnson计数器
【一起学Verilog】052resetsynchronizerwscan
【一起学Verilog】051resetsynchronizer
【故事13】面试官是你无法选择的
【一起学Verilog】050亚稳态
【一起学Verilog】049动态时钟切换
【一起学Verilog】048静态时钟切换
【一起学Verilog】047clockgatingcell
【一起学Verilog】046三分频时钟
【一起学Verilog】045二分频时钟
【一起学Veirlog】044一阶IIR
【一起学Verilog】043累加滤波器
【一起学Verilog】042FIR的延迟
【一起学Verilog】041参数化FIR
【一起学Verilog】040抽头数可配置的FIR
【一起学Verilog】0383-tapFIR
【一起学Verilog】0393-tapFIRwbypass
【一起学Verilog】037同步DPRAM
【一起学Verilog】036异步PDPRAM
【一起学Verilog】035Pseudodual-portRAM
【一起学Verilog】034单端口SRAM
【一起学Verilog】033SRAMbitcell
【一起学Verilog】032ROM
【一起学Verilog】031存储器
【一起学Verilog】030乘法器时分复用
【一起学Verilog】029101序列检测器
【一起学Verilog】028串并变换
【一起学Verilog】027计数器
【一起学Verilog】026边沿检测
【一起学Verilog】025latch的建立与保持时间
【一起学Verilog】024DFF的建立与保持时间
【一起学Verilog】023DFF与Latch
【一起学Verilog】022D触发器
【一起学Verilog】021三个数的最大值
【一起学Verilog】020统计1的个数
【一起学Verilog】019乘法
【一起学Verilog】018取整函数
【一起学Verilog】017z=abs(x-y)
【一起学Verilog】016参数化多路复用器
【一起学Verilog】015奇偶校验
【一起学Verilog】014BCD码
【一起学Verilog】013二四译码器
【一起学Verilog】012一位全加器
【一起学Verilog】011竞争和冒险
【一起学Verilog】010比较器
【一起学Verilog】009与非门与或非门哪个快
【一起学Verilog】008MUX
【模型07】复利公式
【一起学Verilog】007开漏输出
【一起学Verilog】006三态缓冲器
【一起学Verilog】005进制与编码
【一起学Verilog】004原码、反码、补码
【一起学Verilog】003逻辑电平
【一起学Verilog】002转换时间与传播延迟
【一起学Verilog】001CMOS反相器
Verilog没有葵花宝典【活动总结】
【工具04】马克一下:Markdown
勿在浮沙筑高台
老板派我来巡山,顺便吃顿自助餐
一个IC工程师的自白:不能996,不想669
Verilog没有葵花宝典-第二周
【求职交流03】数字设计工程师的出路
【求职交流02】推荐几篇“数字设计工程师”的文章
【求职交流01】数字设计工程师
IC工程师永远年轻
关于IC文档的8条心得
推荐一些IC相关【小】工具
推荐一些Github上的IC资源
推荐几个IC相关网站
推荐四本IC书籍
推荐几个IC公众号
Verilog葵花宝典
【故事12】先填表,再做题
【故事11】招聘一个IC工程师
文本消息_1555119242
【搞个活动】一起学Verilog,21天一个聊程
一个IC工程师,做啥公众号?【2.0版】
【工具03】如何阅读Verilog代码?
【工具02】Verilog中使用宏定义的注意事项
【工具01】提高Verilog编程效率的一些技巧
IC闲人随便聊(007)
【模型06】量化
【NVDLA学习笔记:008】基于开源项目学习Verilog
【模型05】DIKWS
【模型04】如何成为EVP?
【模型03】生产者,消费者
【模型02】一式三招,都是抄的
【模型01】IC工程师赚钱攻略
文本消息_1549293060
【故事10】我们不一样
【故事09】扯淡你不行;做芯片我不行
【故事08】IC工程师的职业病
【故事07】都说做芯片,其实说的不是一回事
【故事06】做芯片,谁不是九死一生?
【故事05】忙完这个项目,就换工作?
【故事04】IC工程师挖坑指南
【故事03】挖坑
【故事02】甲方,乙方
【故事01】做芯片,不要瞎折腾
【不忘出芯】2019目标清单
【不忘出芯】2018工作总结
文本消息_1545534455
一个数字IP的交付流程
一个IC工程师,如何找到一份AI相关的工作?
一个IC工程师,为啥要学AI?
一个IC工程师的一天
一个IC工程师,为啥要加班?
月薪过万的IC工程师,早餐吃啥?
IC工程师的工具箱:make
【不忘出芯】IC自媒体访谈合集
【NVDLA学习笔记:007】参考资料汇总
【不忘出芯】灌水文章合集
【不忘出芯】Verilog文章合集
【NVDLA学习笔记:006】FPGA移植
【NVDLA学习笔记:005】代码综合
【NVDLA学习笔记:004】运行一个仿真case
【不忘出芯】订阅号声明
【NVDLA学习笔记:003】EnvironmentSetup
【NVDLA学习笔记:002】TreeConfigMake
【NVDLA学习笔记:001】获取源码
IC工程师的工具箱:Git
1024,你懂的
【每日一题】一起学Verilog
【IC求职交流】这些问题你怎么看
卖房,炒股,辞职,创业,读书,学习,放下,生死
IC工程师的工具箱:Bash
IC工程师的通用技能:调试与排错
IC工程师的通用技能:时间管理
IC工程师的通用技能:信息搜集
IC工程师的通用技能:文本处理
IC工程师的日常:时间都去哪儿了?
IC工程师的通用技能:时钟与周期
IC工程师的通用技能:setup与hold
换位思考:IC猎头的难处
IC工程师面试心得:有话好好说
IC工程师推荐:提高工作效率的几个小技巧
求职招聘,信息渠道很重要
道听途说:硅农求职的潜规则
聊聊职业规划:硅农转行,猎头上岸
路边社论:IC猎头的江湖
硅农之友?聊聊IC工程师眼中的猎头
TensorFlow学习笔记:环境搭建
芯片开发的七个阶段:BPisPPT
IC闲人随便聊(006)
今年七夕情人节,100个IC工程师,约在一起聊了点啥?
某28nm量产芯片的功耗数据分析:多核应用处理器(AP)
聊聊DDR的功耗
IC闲人随便聊(005)
芯片系统级功耗数据分析:以一颗视频编码芯片为例
【震惊了】你参与的微信群投票,已经暴露了你的身份!细思极恐!!请马上转发,告诉身边的朋友!!!
IC闲人随便聊(004)
IC闲人随便聊(003)
【低功耗讨论群】资料分享
【IC工程师活动召集】免费微信群,一起学习“低功耗”
IC工程师说职场:学生的迷茫,菜鸟的慌张,老手的彷徨,财富自由在何方?
经典SoC设计流程
四大MM:IC前端工程师的最爱
经典ASIC开发流程
【每周一记】原则与免费
IC自媒体访谈:芯灵动
【每周一记】乌合之众与新媒体
一个IC工程师,玩啥小密圈?
Verilog的生产力工具与环境
Verilog从入门到放弃
Verilog是什么,学了有什么用?
知识星球:免费邀你“一起学verilog”
IC自媒体访谈:西电通院专用集成电路课程学习
IC自媒体访谈:Jian的ATE学习手记
IC自媒体访谈:逻辑熊猫带你玩Python
IC自媒体访谈:猴哥验证
IC自媒体访谈:吾爱IC社区
IC自媒体访谈:芯片那点事儿
IC自媒体访谈:数字前端ic芯片设计
IC自媒体访谈:数字IC前端设计基础
IC自媒体访谈:ExASIC
IC自媒体访谈:陌上风骑驴看IC
IC自媒体访谈:未来妄想家
又是一年毕业时:参观上科大2018毕业典礼
IC自媒体访谈:开篇
确认过眼神,都是社会人
IC闲人随便聊(002)
IC闲人随便聊(001)
Verilog玩具:I2C模块
一个IC工程师,看啥故事会
Verilog开源项目
一个IC工程师,学啥断舍离?
一个IC工程师,混啥微信群?
关于FIFO的一些问题
如何做好芯片复位?看看100个硅农的聊天记录…
Tcl三十年:默默无闻又无处不在
如何做好芯片复位(Reset)?
一个IC工程师,做啥公众号
Verilog错误大全(3)系统集成
Verilog错误大全(2)-sdf反标出错
Verilog常见错误(1)-仿真编译错误
Verilog极简教程

不知道

好好学习,天天向上
【MISC杂记】你好,2020
【学习笔记】一些软件开发工具的使用
【MISC杂记】不惑
【硅农的自我修养】A,B,C,D
【学习笔记】把SoC装进FPGA,拢共分几步?
【硅农的自我修养】如何做好芯片产品定义?
【硅农的自我修养】TMD,吃泡面,爽翻天
【硅农的自我修养】做片子,不做骗子
【MISC杂记】聊职场
【MISC杂记】阅非转
【学习笔记】SOC外设接口(50页PDF免费下载)
不知道
文本消息_1490919568
IDON’TKNOW

两猿社

UART项目详解-08仿真框架
最新版Web服务器项目详解-13踩坑和面试题
UART项目详解-06数据发送
UART项目详解-07系统配置
最新版Web服务器项目详解-12注册登录
最新版Web服务器项目详解-12注册登录(上)
最新版Web服务器项目详解-11数据库连接池
UART项目详解-05数据接收
最新版Web服务器项目详解-10日志系统(下)
最新版Web服务器项目详解-09日志系统(上)
最新版Web服务器项目详解-08定时器处理非活动连接(下)
UART项目详解-04波特率设计
最新版Web服务器项目详解-07定时器处理非活动连接(上)
最新版Web服务器项目详解-00项目概述
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Matlab定点化fixedpointdesigner)-入门1
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测试平台(testbench)编写入门2
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基2频率抽取FFT算法的实现-软件篇
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摸鱼范式

[十九]CrackingDigitalVLSIVerificationInterview
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深入AXI4总线-[五]AXI4的兄弟协议
2021乐鑫科技校招芯片岗提前批真题解析(修正版)
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秋招记录-VIVO提前批
深入AXI4总线-[三]传输事务结构
深入AXI4总线-[一]握手机制
深入AXI4总线-[二]架构
微信群不方便拉人,而且文件功能也不好,新同学请直接扫码进QQ群,微信群不再添加新人
[十八]CrackingDigitalVLSIVerificationInterview
2020年暑期实习面经
《数字集成电路静态时序分析基础》笔记⑩
《数字集成电路静态时序分析基础》笔记⑨
《数字集成电路静态时序分析基础》笔记⑧
[十七]CrackingDigitalVLSIVerificationInterview
《数字集成电路静态时序分析基础》笔记⑦
《数字集成电路静态时序分析基础》笔记⑥
《数字集成电路静态时序分析基础》笔记④
《数字集成电路静态时序分析基础》笔记⑤
IC入职新同学必备技能手册-Perl(2)-正则表达式+文本操作
IC入职新同学必备技能手册-ShellTclPerl(预告)
IC入职新同学必备技能手册-Perl(1)
《数字集成电路静态时序分析基础》笔记②
《数字集成电路静态时序分析基础》笔记③
蒙哥马利算法
《数字集成电路静态时序分析基础》笔记①
[十六]CrackingDigitalVLSIVerificationInterview
2020-05-23-公众号资料归档分享
[十五]CrackingDigitalVLSIVerificationInterview
摸不着的EDA如何卡住了脖子
哭了
“Python才是世界上最好的语言”
备战秋招-面经篇-[四]
备战秋招-手撕代码篇[一]
备战秋招-指导篇
备战秋招[六]-FIFO深度计算
备战秋招[五]-下
备战秋招-面经篇-[三]
备战秋招[五]-上
备战秋招-面经篇-[二]
备战秋招[四]
备战秋招-面经篇-[一]
备战秋招[三]
备战秋招[二]
备战秋招[一]
[十四]CrackingDigitalVLSIVerificationInterview
[十三]CrackingDigitalVLSIVerificationInterview
UVM实战[三]
来自路科的小问答
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[十二]CrackingDigitalVLSIVerificationInterview
[十一]CrackingDigitalVLSIVerificationInterview
[十]CrackingDigitalVLSIVerificationInterview
[九]CrackingDigitalVLSIVerificationInterview
[八]CrackingDigitalVLSIVerificationInterview
[七]CrackingDigitalVLSIVerificationInterview
UVM实战[二]
[六]CrackingDigitalVLSIVerificationInterview
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[五]CrackingDigitalVLSIVerificationInterview
[四]CrackingDigitalVLSIVerificationInterview
[三]CrackingDigitalVLSIVerificationInterview
[二]CrackingDigitalVLSIVerificationInterview
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工欲善其事,必先利其器verilog编辑器搭建

故事v历史

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Rocket-subsystem-RTC
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Rocket-subsystem-FrontBus
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Rocket-tilelink-TLBusWrapper.to
Rocket-diplomacy-LazyModule的组织方式
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Rocket-debug-DebugTransport
Rocket-debug-Periphery
Rocket-debug-TLDebugModuleOuterAsync
Rocket-debug-TLDebugModuleInnerAsync
Rocket-debug-TLDebugModule
Rocket-debug-TLDebugModuleInner-DriveCustomAccess
Rocket-debug-TLDebugModuleInner-HartBusAccess
Rocket-debug-TLDebugModuleInner-AbstractCommandSM
Rocket-debug-TLDebugModuleInner-DMIRegisterC&S
Rocket-debug-TLDebugModuleInner-ProgramBufferAccess
Rocket-debug-TLDebugModuleInner-ROMGeneration
Rocket-debug-TLDebugModuleInner-AbstractCommandD&G
Rocket-debug-TLDebugModuleInner-ABSTRACTCS
Rocket-debug-TLDebugModuleInner-ABSTRACTAUTO
Rocket-debug-TLDebugModuleInner-COMMAND
Rocket-debug-TLDebugModuleInner-AbstractData
Rocket-debug-TLDebugModuleInner-ProgramBuffer
Rocket-debug-TLDebugModuleInner
Rocket-debug-TLDebugModuleInner-innerCtrl
Rocket-debug-TLDebugModuleInner-DMSTATUS
Rocket-debug-TLDebugModuleInner-HARTINFO
Rocket-debug-TLDebugModuleInner-HALTSUM
Rocket-debug-TLDebugModuleOuter
Rocket-debug-DMI
Rocket-debug-SBA
Rocket-debug-DebugCustomXbar再讨论
Rocket-debug-DebugCustomXbar
Rocket-debug-Custom
Rocket-debug-dmregisters
Rocket-debug-ExampleDMI
Rocket-debug-ExampleSelectingHarts
Rocket-debug-ExampleQuickAccess
Rocket-debug-ExampleTriggers
Rocket-debug-ExampleWriteMemory
Rocket-debug-ExampleReadMemory
Rocket-debug-AccessingRegistersUsingProgramBuffer
Rocket-debug-AccessingRegistersUsingAbstractCommand
Rocket-diplomacy-misaligned
Rocket-jtag-JtagShifter
Rocket-jtag-JtagStateMachine
Rocket-jtag-JtagTap
Rocket-interrupts-Parameters
Rocket-interrupts-Nodes
Rocket-interrupts-Crossing
Rocket-interrupts-NullIntSource
Rocket-interrupts-Xbar
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Rocket-regmapper-RegisterCrossing
Rocket-regmapper-RegField
Rocket-tilelink-RegisterRouter
Rocket-tilelink-WidthWidget
Rocket-tilelink-Xbar
Rocket-tilelink-BusWrapper
Rocket-tilelink-SRAM
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Rocket-diplomacy-AddressAdjuster分析
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Rocket-diplomacy-IdRange
Rocket-diplomacy-LazyModule实例:Buffer
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Chisel3-Scala语言专家
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Chisel3-bind-Data
Chisel3-util-MixedVec
Chisel3-util-Mux
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Chisel3-util-Mathvs.CircuitMath
Chisel3-util-Lookup
Chisel3-util-LFSR16
Chisel3-util-BitPat
Chisel3-util-Bitwise
Chisel3-util-LockingArbiter
Chisel3-util-RRArbiter
Chisel3-util-Arbiter
Chisel3-util-ReadyValid
Chisel3-util-Queue
Chisel3-util-Valid
Chisel3-util-Pipe
Chisel3-Tutorial-VendingMachine
Chisel3-Tutorial-VendingMachineSwitch
Chisel3-Tutorial-Adder4
Chisel3-Tutorial-Adder
Chisel3-Tutorial-ByteSelector
Chisel3-Tutorial-ShiftRegister
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Chisel3-Tutorial-Functionality
Chisel3-Tutorial-Stack
Chisel3-Tutorial-Tbl
Chisel3-Tutorial-FullAdder
Chisel3-运算符和位宽推断
Chisel3-模块
Chisel3-Wire&Reg
Chisel3-接口方向(Direction)
Chisel3-复合数据类型
Chisel3-基本数据类型
Chisel3-字面量(literal)
Chisel3-使用chisel-iotesters进行验证
Chisel3-IntellijIDEA中使用sbt构建Chisel项目
Chisel3-参考资料汇总
jchdl-RTL实例-MOS6502SoC
jchdl-RTL实例-MOS6502CPU
jchdl-RTL实例-MOS6502Mem
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jchdl-RTL实例-And2And(结构体嵌套的使用)
jchdl-RTL实例-Mux
jchdl-RTL实例-Counter4
jchdl-RTL实例-Adder
jchdl-RTL实例-Adder4Carry
jchdl-RTL实例-AndAnd
jchdl-RTL实例-AndReg
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jchdl-GSL实例-DLatch(D锁存器)
jchdl-GSL实例-DFlipFlop(D触发器)
jchdl-GSL实例-Register
jchdl-GSL实例-Shifter
jchdl-GSL实例-Counter
jchdl-GSL实例-Mul(无符号数的乘法)
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jchdl-GSL实例-Div
jchdl-GSL实例-LogicalLeft
jchdl-GSL实例-Assign
jchdl-GSL实例-Concat
Verilog-ABS代码重构
使用RTL进行硬件模型编程的局限性
非阻塞赋值(Non-blockingAssignment)是个伪需求(2)
jchdl-GSL实例-Sub(二的补码实现)
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jchdl-GSL实例-Mux4
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jchdl-GSL实例:HalfAdder
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非阻塞赋值(Non-blockingAssignment)是个伪需求
Verilog缺少一个复合数据类型,如C语言中的结构体
硬件建模-几个观点
jchdl-RTL
jchdl-RTLDataTypes
jchdl-RTLEvent
jchdl-RTLBlock
jchdl-RTLModule
jchdl-RTLValuePropagation
jchdl-GSLPort
jchdl-GSLWire
jchdl-GSLNode
jchdl-GSL值的传播
数字电路建模-jchdl
jchdl-门和开关层(GSL)
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UDP的FPGA实现(上)操作基础与理论分析
UDP的FPGA实现(中)UDP段、IP包、MAC帧结构
8b10b编码技术系列(一):Serdes、CDR、K码
8b10b编码技术系列(二):Disparity、RD、8b10b编码
华为VerilogHDL入门教程(5-10章)
华为VerilogHDL入门教程(4章)
华为VerilogHDL入门教程(3章)
华为VerilogHDL入门教程(1-2章)
华为FPGA设计设计规范
FIFO系列(一):FIFO深度计算
FIFO系列(二):同步FIFO的verilog设计
FIFO系列(三):fifo与格雷码以及异步fifo设计
文本消息_1590057600
HLS与RTL语言使用情况调查
【超实用】一分钟学会如何用最小存储空间保存Vivado工程!
Linux系统下VCS2016和Verdi_2016的安装教程
matlab+vivado设计数字滤波器
verilog的一些技巧,就靠他拿offer了!
大位宽乘法器设计!
文本消息_1589588700
cordic的FPGA实现(四)、乘法器实现
cordic的FPGA实现(五)、除法实现
数字IC交流群!
cordic的FPGA实现(一)简介与算法推导
cordic的FPGA实现(二)向量模式与伪旋转处理
cordic的FPGA实现(三)sin、cos函数运算与源码分析
python战反爬虫:爬取猫眼电影数据(二)
python战反爬虫:爬取猫眼电影数据(一)
电赛专题E题-互联网的信号传输
电赛专题G题-双路语音同传
Matlab入门到放弃(一)、matlab基础知识
Matlab入门到放弃(二)、matlab基础知识
Matlab入门到放弃(三)、matlab基础知识
matlab入门到放弃(四)、绘图基本操作
matlab入门到放弃(五)、绘图基本操作补充
Matlab文本操作
文本消息_1588777500
将博客搬至CSDN
你还不知道的【IC设计基础】知识!
Verilog设计,竟如此简单!
你知道千万门级芯片到底是多大规模?
Verilog语法【三】基础框架
Verilog语法【四】高级知识点
Verilog语法【五】状态机
verilog的一些技巧
verilog中的操作符
Verilog语法【一】简介
Verilog语法【二】基础语法
Zynq中FPGA上电时序
Zynq中PS的MIO操作
Zynq中PS的MIO中断
FPGA设计技巧
XILINXFPGA底层资源
QQ交流群
FPGA大赛【七】具体模块设计–ddr+串口联合测试
FPGA大赛【八】具体模块设计–图像旋转方案
FPGA大赛【九】–总结
FPGA大赛【四】具体模块设计–图像缓存
FPGA大赛【五】具体模块设计–AXI总线数据传输
FPGA大赛【六】具体模块设计–DDR的数传输
FPGA大赛【一】设计概述
FPGA大赛【二】平台介绍
FPGA大赛【三】基础模块介绍
ModelSim使用【四】ModelSim手动仿真
ModelSim使用【五】利用Quartus时序仿真
ModelSim使用【六】modelsim手动时序仿真
ModelSim使用【一】介绍
ModelSim使用【二】联合Quarus自动仿真
ModelSim使用【三】使用技巧
AXI总线简介(一)
AXI总线简介(二)
FPGA系统中的处理器核们(一):全可编程与软硬兼备
FPGA系统中的处理器核们(二):软核,可杀鸡亦可屠龙?
改名了!
简易RISC软核CPU设计
SDRAM随机读写控制器
基于FPGA的图像旋转设计
利用modelsim波形显示字符【附代码】
八一八处理器流水线(上)?
四,EAIDK-310安装浏览器
三,EAIDK-310烧录Ubuntu系统
二,EAIDK-310板载硬件资源介绍
一,EAIDK-310开箱
简单的CPU取指执行电路设计
Modelsim中UVM环境的搭建
数字电路中的有符号数
SDRAM图像缓存设计
串口收发模块设计
EEPROM的详细分析
EDID编码详情
人工智能芯片
数字集成电路之浅见
简单双端口RAM设计(带下载链接)
基于FPGA的直流电机PWM控制系统(附带源码下载)
误码检测单元的功能设计
序列检测器仿真结果
我为什么推荐使用声波式电动牙刷?
去印度买仿制药……
毕业生找工作时一定要知道的常识
一段关于国产芯片和操作系统的往事

数字芯片实验室

谈谈UVM中事务级建模(TLM)的AnalysisPorts和Exports
谈谈UVM中事务级建模(TLM)的uvm_tlm_fifo
支付宝一年新增四亿行代码!直播聊聊他们的支付模块是如何设计开发的?
CadenceorSynopsys?数字芯片实现工具大比拼!
谈谈UVM中事务级建模(TLM)的Port和Export
UVM面试题(1-80)
SystemVerilogDowncast从悬崖跳下去之前确定自己真的会飞
浅谈数字IC验证中的面向对象编程(抽象基类和继承)
上海半导体产业微调查
文本消息_1591632000
公众号菜单索引
中国为什么缺少模拟大师?
数字IC岗位是吃青春饭吗?
SystemVerilog面试题(1-107)
为了讲清楚芯片中晶体管的原理,这个视频真是尽力了
文本消息_1589472000
一颗芯片里藏着一个世界
2020届天坑专业应届硕士(4SCI、50IF)复盘4个月转行互联网IC设计-终于上岸!
分享贝塔的芯片岗实习面经(2020暑期实习)
杂谈:美国年轻人正在逃离电路设计行业
疫情对于IC相关专业学生【学业就业】影响
论STA可以想到的抽SDF相关的一切
数字IC学习交流群和都已经满了,劝退也没啥效果,索性又新建了一个数字IC学习交流群
数字芯片实验室验证系列文章集合&路科验证课程优惠券(250RMB)
VCS门级仿真系列文章之sdf文件和$sdf_annotate
【世界读书日】:推荐一本Verilog书籍,让技术面先胜半招
小孩子才我全都要,大人都知道学不过来~
SK海力士给刚毕业的“芯片”们分配工作~
万字长文,上交微电子博士亲述打怪升级,从看不到希望到万人计划专家
文本消息_1586911397
UVM方法学与设计模式_5:命令模式&UVMSequence
隔离版“Hello”,能不能把朋友快递过来~
揭开UVMconfigure机制的神秘面纱
UVM方法学与设计模式_4:策略模式&UVMrun_test
如何成为一个designcompiler高手?
如何在RTL级别电路建模优化congestion问题?
数字后端面试题集锦
SystemVerilog和UVM到底是啥关系?
如果VerilogHDL是你的对手?
【福利】海思校招数字芯片机考参考资料
静态时序分析及setup&hold时序违例修复
数字IC设计之APB实例解析
超前进位加法器的介绍和思考
Bilibili录制视频合集(大佬请无视~)
行波进位加减法器的硬件开销和性能分析
复杂芯片项目里,人尽其才,各有所为
为什么在driver中使用“=”,在monitor中使用“=”
一道笔试题引发的思考
数字IC验证系列之factory&create
数字IC验证系列之config_db&virtualinterface
数字IC设计入门实例解析
数字IC验证系列之objectionmechanism
类对象赋值(ClassAssignment)和浅复制(ShallowCopy)有什么区别?
数字IC笔试题(13)——大疆2019FPGA校招笔试
数字IC验证系列之层次化TLM连接
数字IC验证系列之uvm_tlm_fifo
数字IC验证系列之基本的TLM通信
一个UVM观察者模式的示例
使用PTPX进行timebased模式功耗分析
基于PTPX的平均功耗分析流程(stepbystep)
RTL和Netilist生成的saif文件有什么不同?
工艺库(功耗模型)和EDA工具(功耗计算)对功耗分析优化的支持
逻辑综合过程中的功耗分析优化流程
逻辑综合过程中的设计划分(DesignPartitioning)
基于Formality的形式验证流程(stepbystep)
看图说话之clockgating
在Architectural和Process方面的低功耗设计技术
低功耗设计之RTL级降低功耗
分享一部小说《花冠病毒》毕淑敏
DesignCompiler是否满足了你的设计需求?
认真check,run脚本不是新手着急的事
使用$test$plusargs优化设计仿真速度
使用VCS进行竞争冒险检查(RaceConditionDetection)
基于VCS的计数器数字芯片功能仿真(stepbystep)
逻辑综合重点解析55题(DesignCompiler篇)
为什么只在时钟树综合之后fixholdviolation?
使芯片变成石头的诸多原因之一
Verilog中的assign语句y会生成latch么
CPU和GPGPU都证明,一阳指干不过六脉神剑
芯片、项目和女朋友
Exceptions,数字后端设计中出现的高频词
文本消息_1577236516
implicitnonstoppins,工具帮你定义的时钟需求
时钟树为什么需要balance
SystemVerilog概念浅析之$cast
TheUVMPrimer阅读笔记_Chapter5_从多态到通用方法库
又是一年考研时,选择工程还是学术?
clockgatingcell应该放在哪儿?
今天做了一个placement
TheUVMPrimer阅读笔记_Chapter4_面向对象编程
TheUVMPrimer阅读笔记_Chapter3_Interfaces&BFM
TheUVMPrimer阅读笔记chapter2_传统验证平台
TheUVMPrimer阅读笔记chapter1_Introduction&DUT
数字芯片实验室Madeachange!!!
SNUG论文巡礼系列二:StateMachineCodingstylesforSynthesis
SystemVerilog中的package如何在设计中使用?
UVM概念浅析之raisedropobjection
UVM概念浅析之topdownphase
SystemVerilog概念浅析之package(import&include)
基于与门的clockgatingtimingcheck
理想和现实之间,那些clocknetworkeffects
门级仿真中的X传播现象
SystemVerilog概念浅析之singletonclass
掌握了这技巧,时序分析题再也不用求人了~
做EDA工具的深度用户之extendproc
与EDA工具对话之Tcl创建proc
ASIC物理实现概念浅析之Milkywaydatabase
SNUG论文巡礼系列一:Design-CompilerGraphical’simprovement
SystemVerilog概念浅析之codecoverage
SystemVerilog概念浅析之Covergroup
SystemVerilog概念浅析之virtualinterface
SystemVerilog概念浅析之virtualmethod
SystemVerilog概念浅析之virtualclass
SystemVerilog概念浅析之FactoryPattern
Systemverilog概念浅析之Callback
为什么ICGCell中使用锁存器(Latch),而不使用触发器(FlipFlop)?
Cell延时从哪里来?非线性延时模型(NLDM)把一切都告诉你
我给大家讲一个有关功耗的bug
STA概念浅析之Propagationdelay、slew、skew和latency
在接口时序约束中为什么设置虚拟时钟(virtualclock)
设计中可能会同时发生setup和hold的violation么?
glitchfree的时钟切换技术
max_transition,综合时需要考虑的逻辑DRC
set_operating_conditions中bc_wc和on_chip_variation的区别?
set_false_path和set_clock_groups有什么区别?
set_false_path和set_disable_timing的区别?
针对Late-Arriving信号的VerilogCodingGuideline
ASIC物理设计流程概述
使用阻塞赋值和非阻塞赋值建模的分频时钟
如何综合(synthesis)ASIC设计?
verilog重点解析(13题)
异步复位网络同步和分配的ASIC解决方案
异步复位网络中同步和分配的挑战和解决方案
AHB协议学习之transfer
AHB协议学习之Databuses
AHB协议学习之Addressdecoding
SystemVerilog教程之Mailboxes
数字后端面试问题集锦&答案(39~57)
AHB协议学习之SlaveResponse
SystemVerilogRandomConstraints
SystemVerilogClassesPart-II
SystemVerilogClassesPart-I
SystemVerilog教程之Task和Functions
基于innovus的全加器数字芯片物理实现(stepbystep)
SystemVerilog教程之DataTypesPart-4
SystemVerilog教程之DataTypesPart-III
SystemVerilog教程之DataTypesPart-II
SystemVerilog教程之DataTypesPart-I
设计一个计算连续LeadingZeros个数的电路
SystemVerilog教程之VerilogBasics-III
SystemVerilog教程之VerilogBasicsPart-II
SystemVerilog教程之VerilogBasicsPart-I
实例解析Verilog综合出锁存器的问题
Python语言学习之logging模块
数字IC笔试题(12)——上海南芯2019秋招笔试预测题
Perl语言学习之正则表达式(regularexpression)
Perl语言学习之文件读写(open)
Perl语言学习之哈希(Hashes)
Perl语言学习之数组(Arrays)
Perl语言学习之标量(Scalar)
SystemVerilog内建two-state数据类型:高仿真性能,低内存消耗
盘点哪些仿真与综合不匹配的RTLCodingStyles(一)
文本消息_1563292800
环形振荡器:数字IC和软件思维的天壤之别
硬件算法优化,做一个不被EDA工具替代的ICDesigner
状态机编码风格(二)之Two-Always状态机
为什么数字前端工程师必须要了解后端?(ICCLab视频分享,B站)
状态机编码风格(一)
多时钟域的设计和综合技巧(四)
数字IC笔试题(11)——卓胜微电子2020(续)
多时钟域的设计和综合技巧(三)
数字IC笔试题(10)——卓胜微电子2020
多时钟域的设计和综合技巧(二)
多时钟域的设计和综合技巧(一)
数字IC岗位中最接近软件开发的验证工程师(VCSLab视频B站分享)
Verilog重点解析(18,什么是strobe?)
Verilog和SystemVerilog中的fork-join有什么不同?
Verilog重点解析(16,“==”和“===”)
数字IC笔试题(9)——汇顶设计验证2019(续)
数字IC笔试题(8)——乐鑫科技数字芯片2020(续)
IC验证系列之SV队列&关联数组
数字后端系列之GlobalPlacement
算法电路定点化实现入门
数字后端系列之宏模块placement
数字IC笔试题(7)——乐鑫科技数字芯片2017
数字IC笔试题(6)——乐鑫科技数字芯片2020
数字IC笔试题(5)——全志科技数字前端
数字后端系列之电源规划
数字后端系列之设计规划
数字后端系列之设计约束
数字后端系列之电路描述
数字后端系列之TechnologyFile
数字后端系列之IO库
数字后端系列之标准单元库
IC验证系列之SV动态数组
IC验证系列之SV静态数组
VLSI设计经验之模拟全定制设计流程
IC验证系列之SV内建数据类型
XilinxFPGA系列之调试设计
IC验证系列之搭建测试平台
IC验证系列之分层测试平台
IC验证系列之功能覆盖
IC验证系列之我们为什么需要受约束随机激励?
IC验证系列之我们为什么需要验证方法学?
IC验证系列之验证计划
IC验证系列之验证流程
IC验证系列之我们为什么需要SystemVerilog
Verilog重点解析(15,循环结构)
Verilog重点解析(14,退出循环)
Verilog设计与逻辑综合实例解析(低功耗)
Verilog设计与逻辑综合实例解析(DFT)
Verilog设计与逻辑综合实例解析(时序分析)
IC设计实例解析之“Memory”
Verilog设计与逻辑综合实例解析(最小化面积)
Verilog设计与逻辑综合实例解析(可综合RTL)
Verilog设计与逻辑综合实例解析(跨时钟域设计)
Verilog设计与逻辑综合实例解析(代码风格)
Verilog设计与逻辑综合实例解析(Memory)
数字IC设计Tcl脚本之变量
DesignCompilerLab自制中文视频分享(B站)
数字IC设计基本概念之时序路径
数字IC验证系列之Driver&Sequencer
数字IC验证系列之事务对象
数字IC验证系列之事务级建模
数字IC验证系列之UVM概述
数字IC设计脚本编程系列——Perl基本概念
Verilog设计与逻辑综合实例解析(有限状态机)
Verilog设计与逻辑综合实例解析(case&if-else)
Verilog设计与逻辑综合实例解析(含代码)(触发器&锁存器)
数字IC设计笔试问题系列–1(50题)
数字IC设计基本概念之多时钟设计
数字IC设计基本概念之时钟属性
数字IC设计基本概念之创建时钟
数字IC笔试题(4)——Nvidia前端设计2018
基于Synopsys的ASIC设计流程系列SDC概述
数字后端物理设计流程系列:概述
基于Synopsys的ASIC设计流程系列Testbench概述
基于Synopsys的ASIC设计流程系列RTL概述
基于Synopsys的ASIC设计流程系列ASIC设计流程概述
基于Synopsys的ASIC设计流程系列:什么是ASIC?
浅谈芯片系列1——ASIC和FPGA有什么区别?
低功耗数字IC设计相关概念及UPF示例
ICCLab1datasetup
低功耗数字IC设计中的工艺库需求
数字IC设计中低功耗设计方法概述
IC设计中不断增加的功耗挑战
数字IC笔试题(3)——Cadence前端设计2018
数字IC笔试题(2)——汇顶设计验证2018
数字IC笔试题(1)——复旦微2017
Verilog设计与逻辑综合实例解析(含代码)(Tasks&Functions)
Verilog设计与逻辑综合实例解析(含代码)(赋值)
数字芯片实验室
文本消息_1549240200
功能仿真重点解析(VCS篇)(1)
静态时序分析
git以及TortoiseGit版本控制入门
使用systemverilog编写测试平台
一个简单的存储系统验证平台tutorial
使用systemverilog验证仲裁器模块
每一个优秀的Designer都会完备地验证自己的Block
SystemVerilog的面向对象编程(OOP)
Systemverilog的interface和clocking模块
Systemverilog的层次化测试平台
使用VCS&SV进行仿真验证的基本功能
XilinxFPGA约束:从UCF到XDC的华丽转身
XilinxFPGA的设计仿真调试
Testbench快速入门指南之受约束的随机激励
Testbench快速入门指南之checker
Testbench快速入门指南之同步结构
Testbench快速入门指南之介绍
Testbench快速入门指南之断言
Testbench快速入门指南之覆盖率分析
Testbench快速入门指南之FIFO仿真
Testbench快速入门指南之基本验证环境
Testbench快速入门指南之program
高扇出网络综合需要考虑的因素

数字芯片设计笔记

TSPC触发器
2019年终总结
AHB介绍
AHB-5的新特性
游戏:太极迷阵
公众号说明
某不差钱的IT公司
53.2018年终总结
52.MIPS开源
51.高速非乱序处理器
50.MIPS:寄存器堆
49.RISC-V:蜂鸟
48.MIPS:访存及写回
47.MIPS:执行
46.MIPS:译码
45.MIPS:ISA和取指
44.MIPS五级流水
投稿01:动态调度–Tomasulo算法
42.2超忆症
42.答题者
41.存储一致性:讨论
40.存储一致性:LLSC
39.存储一致性:Spin-Lock
38.存储一致性:Acquire-Release
37.招聘季笔试题指南
36.Cache:AMDFusion架构
35.Cache:ScratchPad
34.Cache一致性:Local-SharedCache
32.Cache一致性:写穿透模型下的Cache一致性操作
31.Cache一致性:监听总线vs目录
31.Cache一致性:MOESIMESIF协议
30.Cache一致性:MESI协议
29.Cache一致性:MSI
28.虚地址一级Cache
27.二级Cache
26.Cache:LRU替换算法
25.Cache:一级Cache
24.PCIE数据链路层:虚通道轮询
23.PCIE数据链路层:发射队列
22.使用单端口SRAM制作双端口FIFO
21.PCIE数据链路层:LCRC
20.PCIE数据链路层:概述
19.异步FIFO
18.PCIE物理层数字电路:时钟补偿
17.PCIE物理层数字电路:均衡校正
16.时序分析报告
15.PCIE物理层数字电路:LFSR展开
14.PCIE物理层数字电路:8b10b编码
13.PCIE物理层数字电路:字对齐
12.PCIE物理层模拟电路:CDR
11.PCIE物理层模拟电路:PLL和时钟
10.Serdes接口概述
9.ECCDDR
8.大数乘法
文本消息_1518709764
7.矩阵乘法
比特币的机构玩法
6.乘法器
5.华莱士树
4.超越logN
3.向量加法
2.加法器(2)
加法器(1)

杰瑞IC验证

IC验证工程师高效战斗手册—提问之道(上篇)
拆散恩爱小情侣的代价!!!—参考模型集成的一个深坑
uvm_info高级技巧(2)—对uvm_error能睁一只眼闭一只眼吗?
IC验证工程师高效战斗手册—开篇
IC验证之“Timescale”使用小谈(二)
uvm_info高级技巧(1)—如何屏蔽某些刷屏的啰嗦调试信息
IC验证之“Timescale”使用小谈(一)
啥?100个agent?这个台子怎么搭?(下)
我们被bug包围了!!!
啥?100个agent?这个台子怎么搭?(上)
验证工程师经常犯的错误(3)—逻辑短路问题
验证工程师经常犯的错误(2)—运算符优先级
disablefork,你真的会用吗?
for循环+fork-join_none结构的坑,你有注意到吗?
验证工程师经常犯的错误(1)
logic[30][70][50]jerry_play[150][70][40]这个数组你会玩吗?
get_name(),get_full_name(),get_type_name()…这些“小函数”能分清楚吗?
$sformatf()$sformat()函数妙用
AXI总线,关于“贩毒交易”“火车”“马匪”的故事三
AXI总线,关于“贩毒交易”“火车”“马匪”的故事二
AXI总线,关于“贩毒交易”“火车”“马匪”的故事一
$test$plusargs(),$value$plusargs()怎么用?有什么坑?
a[0+8]、b[15-8]什么意思?怎么用?
妙用合并数组
水果与盘子的随机问题?怎么搞
约束里“:=”和“:”傻傻分不清楚?今天彻底弄清!
Jerry曾找了一晚上的bug,你可以一分钟看出来吗?
fork-join挺好用的了,fork-join_any、fork-join_none有什么用?

根究FPGA

PCIe系列第二讲、PCIe的OSI模型与事务层分析(上)
PCIe系列第一讲、PCIe接口的速度与管脚介绍
CRC校验的FPGA实现
从真值表角度分析与消除竞争冒险
从fan-in、fan-out看setup和holdtimeviolation
BlockRAM与DistributedRAM
UDP的FPGA实现(下)基于UDP的图像传输工程分析
杂谈OSI七层协议
一道有趣的笔试题(四)、序列检测
一道有趣的笔试题(三)、锁存器Latch
一道有趣的笔试题(二)、降低功耗
奇分频与偶分频
一道很有意思的笔试题(一)
cordic的FPGA实现(三)、乘法器实现
cordic的FPGA实现(三)、sin、cos函数运算与源码分析
cordic第二讲、向量模式与伪旋转处理
CORDIC的FPGA实现第一讲、简介与算法推导
TTL与LVTTL
MOS与CMOS
触发器与锁存器
时序分析笔记系列(五)、IO约束与时钟约束
时序分析笔记系列(四)、系统时序题目分析
时序分析笔记系列(三)、系统最大时钟频率计算
时序分析笔记系列(二)、启动沿与锁存沿
时序分析笔记系列(一)、建立与保持时间etc.
m序列的verilog实现
coe文件标准与规范
散装记录之如何单独使用modelsim进行仿真
DDR3篇第四讲、DDR3操作时序与关键参数
task函数与function函数的FPGA使用
DDR3篇第三讲、DDR3读写测试项目分析
DDR3篇第二讲、MIG电气接口介绍
DDR3篇第一讲、MIG用户接口介绍
MATLAB之浮点数转化为定点数
求余算法的FPGA实现
定点数相关知识
浮点数
AXIDMA详解与应用篇第三讲、DataCache与DMA一致性问题分析
AXIDMA详解与应用篇第二讲、AXIDMA工程搭建及SDK代码分析
AXIDMA详解与应用篇第一讲
GPIO之EMIO控制呼吸灯设计
GPIO之MIO控制
串口通信系列(二)、I2C通信方式
串口通信系列(一)、UART通信方式
HDMI驱动系列(三)、HDMI的串行化数据处理
HDMI驱动系列(二)、HDMI数据编码算法
HDMI驱动系列(一)、HDMI简介
Vivado中RAMcore与fifocore分析
Xilinx逻辑单元-ug474笔记
Linux学习笔记(二)、常用指令(下)
Linux学习笔记(一)、常用指令
PCIe的XDMA应用
PCIe基础知识与例程分析
PCIe(一)、PCIePIO分析一
Socket通信(二)、基于Qt的UDP传输设计
Socket通信三、TCP文件传输
Socket通信篇(一)
AXI总线协议(一)、协议概述
冒泡排序法三部曲终极版の最优的冒泡排序算法
冒泡排序法三部曲の二冒泡排序法的优化
冒泡排序法三部曲の(一)冒泡排序原理版

瓜大三哥

FPGA中可执行文件:bitbinmcself
攻城狮职场入门必备秘籍
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MIPICSI-2
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视频处理之Sobel【附源码】
视频处理之浮雕效果【附源码】
视频处理之灰度图
华为P40与周冬雨排列
视频处理之OSD【附源码】
CAN总线技术详解与测试【硬件】
你还在为找神经网络资料而发愁吗?
FPGA上电后IO默认状态
UART
图片知多少?
XilinxXADC
AXI4总线中Outstanding到底是什么
ZoomlT让你在公司演讲教师授课“躁”起来
set_false_pathVSset_clock_groups
physical_exclusive,logical_exlusive,asynchronous,false_path总结
Virtualclock
Verilog实现全并行比较算法
PDF转换为word工具
Vivado联合ModelSim
如何写一个仿真文件——testbench
仿真实例1——正弦函数仿真(ROM)
仿真实例2——BMP图片文件读写
ModelSim的安装、破解、使用(缩放算法仿真)
XilinxFPGA底层资源介绍
FPGA中Retiming技术
FPGA中的复位你真的会用吗?
BRAM中write_firstread_firstno_change你了解吗?
Schematic视图下能看到什么
Device视图下能看到什么
Xilinx7系列芯片的PackageDelay
视频行业EDID编码详情
李宏毅深度学习之DeepLearning神经网络特殊结构(二)
FPGA&ASIC面试题!!!
FPGA如何对bit流加密?AES加密详解!
视频行业之你真的会买电视机吗?
视频行业初识
求职攻略IO的时序约束该如何设置
IP加密
Verilog设计Valid-Ready握手协议
selectio
DDR的PCB设计
串扰
Zynq中PL端SPI接口
zynq中PS访问BRAM(二)
zynq中PS访问BRAM(一)
Zynq中PL读写PS端DDR数据
Zynq中PS端XADC
Zynq中UART
Zynq中的AXI4功能
zynq中AXI4的互联结构
Zynq7000的PS为PL分配信号
Zynq7000的资源介绍
Zynq7000的背景
烧写FPGA程序配置
卷积到底是个什么鬼?
LDO基础知识:电源抑制比
XilinxFPGA和CPLD供电
FPGA中的INOUT接口和高阻态
AuroraNFC(本地流量控制)
AuroraShareLogic
AuroraReset(复位)
TTL、LVDS、TMDS
关于去隔行的一些概念
SI-list【中国】信号完整性基础▏眼图(EyeDiagram)
ScramblingandDeScrambling
FIFO深度计算
MII,GMII,SGMII和SSMII
2019龙泉村常洼组
AuraroUFC(用户流量控制)
优化策略之PowerOptimization
优化策略之Opt_design
视频压缩编码技术(H.264)之SPSI帧
视频压缩编码技术(H.264)之帧间预测
视频压缩编码技术(H.264)之帧内预测
视频压缩编码技术(H.264)之结构
视频压缩编码技术(H.264)——编码器和解码器
视频压缩编码技术(H.264)之算术编码
视频压缩编码技术(H.264)之哈夫曼编码
视频压缩编码技术(H.264)之前世今生
FSMC与FPGA通信
SD-SDI数据解析
VS2详细设计(二)
VS2详细设计(一)
图像处理——alpha融合
YCbCr数据格式
SDI中的GTX
VivadoBitstream生成时候的问题
MIG例化技巧
VivadoNon-Project模式
FPGA内部资源介绍
记Sdram的脑残设计(四)
Sdram控制器(三)
Sdram控制器(二)
Sdram控制器(一)
vim命令总结
FPGA乒乓操作你了解吗?还不赶快来看
ByZakk_XLW,verision2
吉尔德定律
常洼组秧歌队2018
图像识别(自己训练模型)
文本消息_1517204263
告天下
毕业论文
K-近邻算法(KNN)概述
python合并数组
多任务验证码识别
anaconda+opencv3.1.0
人脸识别
基于CNN的人脸检测器——FacenessNet
DenseBox做人脸检测百度研究院
CNN-3DMMextimation(0.9235)
poseshapeexpressionaugmentation(0.9807)
FaceRecognitionviaDeepEmbedding(0.9977):baidu
DeepID2+商汤科技
DeepID3(0.9745):商汤科技
FR+FCN
DeepFace
face++人脸识别
MNIST
tensorflow版本安装
Caffe、TensorFlow、MXnet
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